SiC外延技术新突破，几乎零缺陷！

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前段时间，理想汽车的论文提到碳化硅外延缺陷会导致SiC MOSFET失效（点击查看），可见降低外延片缺陷是非常重要的。

5月21日，新加坡A-STAR微电子研究所和法国SOITEC发表了一篇文章，题为《SiC外延片迈向无缺陷》。

该团队表示，目前市售的6英寸和8英寸衬底已经可以做到无微管且位错密度较低：基面位错小于500个/cm2，穿刃位错和螺位错均低于5000个/cm2。但是为了制备高质量的碳化硅器件，仍需要优化碳化硅外延来进一步降低缺陷密度，尤其是“致命缺陷”。

该团队主要实现了2大突破：

在碳面SiC衬底上生产了几乎无缺陷的SiC外延，生长速率约为50微米/小时。

在硅面SiC衬底上生产了没有基面位错密度小于0.05个/cm2的SiC外延。

碳面SiC外延

缺陷密度小于0.1个/cm2

由于Si-C键的极化，SiC的顶表面可以表现出2种极性：硅面或碳面，2种极性具有截然不同的表面特性和性能：

氧化方面：碳面的氧化速度高于硅面。

多型夹杂物方面：碳面的4H-SiC多型夹杂通常贯穿整个晶片，而硅面通常没有此类夹杂物。

表面粗糙度方面：硅面往往具有更粗糙的表面，裂纹密度更高，尤其是在边缘附近。

所以当今的SiC高功率器件技术主要采用硅面SiC衬底，因为该面确保了高质量的界面以及与栅极氧化层之间的较大能带偏移。

但是对于沟槽栅SiC MOSFET来说，碳面却更具优势。

因为在沟槽栅SiC MOSFET中，无论是硅面衬底还是碳面衬底，其栅极堆栈都是在SiC (113) 面上形成的。

由于碳面的氧化速率快而，所以它在沟槽底部形成氧化层的厚度要比侧壁的氧化层多2倍，从而可以简化制造工艺并提高栅极击穿电压。尽管SiO和碳面SiC之间的能带偏移较小，但这些优势仍然客观。

基于此，A-STAR、新加坡国立大学和Soitec的团队展示了一种几乎无缺陷的碳面SiC外延生长工艺，其生长速率极高——在6英寸碳面SiC衬底上，生长速率约为50微米/小时。

据该团队介绍，他们首先在商用热壁CVD系统中装载了一块n型碳面SiC 150毫米衬底，然后生长了约0.5 µm厚的缓冲层，紧接着以50微米/小时的生长速率生长了11µm厚的SiC漂移层。

通过傅里叶变换红外光谱法确认了缓冲层和漂移层的厚度，并确定厚度均匀性小于 3%。原子力显微镜测试显示，该外延片表面光滑，均方根粗糙度略低于0.3nm。

掺杂分布结果表明，碳面SiC外延层中的非故意（或背景）掺杂约为1.5 x 1015cm-3，这个值到可以精确地将SiC MOSFET器件的漂移层掺杂控制在1-2 x 1016cm-3范围内。

使用KLA Candela 8520系统测量了碳面SiC外延片的缺陷密度，结果显示，该外延片的确定材料缺陷极低——缺陷密度小于0.1个/cm2。与硅面SiC外延层相比，碳面SiC外延片的缺陷密度几乎低了一个数量级。

该团队表示，这表明他们的生长工艺所生产出的碳化硅外延材料几乎没有缺陷，5×5mm2器件的良率高达98.5%，为碳面SiC 器件带来了显著优势，尤其是在双极器件等大尺寸器件架构中。

该团队分析认为，他们实现几乎无缺陷碳化硅外延的一个关键因素是预先大幅减少了SiC衬底中存在的表面和亚表面晶体缺陷。

他们是通过优化化学机械抛光工艺来实现了这一点的，该工艺涉及氧化和氧化物去除，该工艺是针对碳面 SiC所定制的，其氧化速率远高于硅面。通过定制化学机械抛光工艺，他们可以生产出光滑的碳化硅衬底表面，并将亚表面损伤降至最低。

通常，碳化硅外延工艺中最突出的缺陷是基面位错和堆垛层错。为了最大限度地减少这些缺陷，大多数缺陷密度约为500个/cm2的基面位错会被转化为穿透刃位错。

该团队采用优化的氢气刻蚀工艺可防止基底面位错转化为更棘手的肖克利堆垛层错。同时，50微米/小时的高生长速率也促进了基面位错转化为穿透刃位错，从而进一步减少了SiC外延层中的基面位错。

该团队还表示，碳面外延的另一个优势是有利于阶梯流生长，因为它具有较长的扩散长度——大于1µm。由于这一点，加上基面位错向穿透刃位错的转化率较高，所以他们实现了几乎无缺陷的碳面SiC外延。

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硅面SiC外延

基面位错缺陷小于0.05个/cm2

除了开发碳面SiC晶圆外延工艺外，该团队还对传统硅面SiC晶圆外延工艺进行了创新，并且在8英寸碳化硅衬底上实现了突破。他们之所以成功的关键在于——在器件漂移层生长之前，将衬底中的基面位错转化为缓冲层中的穿刃位错。

硅面碳化硅外延工艺的突破是建立在南卡罗来纳大学Tangali Sudarshan团队的研究基础之上——2005年，他们通过在将碳化硅衬底放入处理室之前，用氢氧化钾蚀刻衬底表面，使得外延生长可以去除基面位错。但该工艺的缺点在于，它不适用于大规模生产SiC外延。

但这一原理有很多优点，例如通过在基面位错区域周围进行蚀刻来制备碳化硅衬底表面，以促进其在外延生长过程中转化为穿透刃位错。

基于此方法，该团队开发了一种SiC衬底原位刻蚀技术，该技术引入了两个刻蚀步骤：一个是在烘烤过程中，另一个是在缓冲层生长步骤之间。在加工温度下进行原位氢刻蚀，并通过回蚀进行表面恢复，并通过低温烘烤进行材料恢复，可以有效滤除漂移层中的基面位错。通过该工艺生产的材料对于SiC外延制造而言实用且可扩展，几乎可以实现100%无基面位错。

KLA Candela 8520测试结果显示，采用该团队的SiC衬底原位刻蚀技术后，一批八片SiC衬底的基面位错几乎消除，密度小于0.05个/cm2。

该工艺的另一个优点是显著降低了缺陷密度，从典型的1.0个/cm2降至仅0.3-0.4个/cm2。

本文发自【行家说三代半】，专注第三代半导体（碳化硅和氮化镓）行业观察。

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